Die PTP Ordinary Clock (OC) von NetTimeLogic ist eine Erweiterung eines einzelnen Ports der PTP Transparent Clock (TC) von NetTimeLogic. Sie ergänzt das Design um Sync- und Announce-Nachrichtenprozessoren, die eine Synchronisation der Clock gemäß IEEE1588 ermöglichen. Die OC läuft je nach Konfiguration und Best-Master-Clock-Algorithmus (BMC) im Slave- oder Master-Modus. Zur Ressourcenoptimierung kann die OC auch als reine Slave-Clock implementiert werden.
Die OC fängt den Pfad zwischen einem Ethernet-PHY und einem Ethernet-MAC ab. Dies ermöglicht die parallele Einfügung von Nachrichten zu Datenübertragungen vom/zum MAC.
Alle Datensätze und Algorithmen sind vollständig in HW implementiert.

Funktionen

• PTP Ordinary Clock gemäß IEEE1588-2019/2008
• Unterbricht den Pfad zwischen MAC und PHY
• Einzelner Port
• Synchronisationsgenauigkeit: +/- 25 ns
• Unterstützung für Standardprofil: Unterstützung für Layer 2 (Ethernet) und Layer 3 (IP)
• Unterstützung für Leistungsprofil: C37.238-2011 und C37.238-2017 einschließlich VLAN-Unterstützung
• Unterstützung für Dienstprogrammprofil: einschließlich HSR- und PRP-Tag-Verarbeitung
• Unterstützung für IEEE802.1AS-REV: einschließlich IEEE802.1CB-Tag-Verarbeitung
• Unterstützung für ITU-Profile: ITUG82651, ITUG82751, ITUG82752, bis zu 4096 Unicast-Slaves bei 128 Frames/s
• Unterstützung für One Step und Two Step
• Peer-to-Peer- (P2P) und End-to-End- (E2E) Verzögerungsmessung
• Master- und Slave-Unterstützung
• Volle Leitungsgeschwindigkeit
• AXI4 Light-Registersatz oder statische Konfiguration
• Datensätze gemäß IEEE1588
• MII/RMII/GMII/RGMII-Schnittstellenunterstützung (optionaler AXI4-Stream für die Verbindung mit Kernen von Drittanbietern)
• Optionale Unterstützung von Management-Meldungen
• Optionale Unterstützung von Signalisierungsmeldungen
• Optionale Unterstützung von Lucky-Packet-Filtern für nicht PTP-fähige Netzwerke mit E2E-Verzögerungsmessung
• Optionale 10G-XGMII-Erweiterung (erfordert Zusatzlizenz)
• Zeitstempelauflösung mit 50-MHz-Systemtakt: 10 ns, mit hochauflösendem Takt 4 ns
• Hardware-PI-Servo

Eine konfigurierbare, 100 % hardwarebasierte IEEE 802.1 Time Sensitive Networking (TSN)-Endknotenlösung mit geringem Platzbedarf, die speziell für synchrone, deterministische, zuverlässige und verteilte Echtzeit-Systeme entwickelt wurde. Sie Ermöglicht die Ausführung von Synchronisation, Scheduling, Filterung, Preemption usw. völlig unabhängig und eigenständig von der Benutzeranwendung und kann an jeden MAC angeschlossen werden.

Funktionen

• Bis zu 8 verschiedene Priorität-Queues, mit frei definierbaren VLAN-Prioritäten
• Bis zu 64 Phasen pro Zyklus entsprechend den Priorität-Queues
• Zykluszeit und Phasendauern frei konfigurierbar (maximal 1 ms, minimal 15,625 us)
• Cut-Through (<2 us Verzögerung @ 1G) oder Store-And-Forward
• Frame-Scheduling gemäß IEEE 802.1 Qbv
• Cyclic-Forwrding gemäß IEEE 802.1 Qch
• Credit-Base-Shapepr gemäß IEEE 802.1 Qav
• Frame-Preemption gemäß IEEE 802.1 Qbu und IEEE 802.3 br für die niedrigste Priorität zur maximalen Bandbreitennutzung aktivierbar
• Register zur Konfiguration gemäß IEEE 802.1 Qcc
• Synchronisation mit Sub-Mikrosekunden-Genauigkeit gemäß IEEE 1588 Default-, Utility- oder Power-Profil oder gemäß IEEE 802.1 AS
• Unterstützung für bis zu 8 AXI-Streaming-Schnittstellen, eine für jede Priorität/Phase
• Full Line-Speed
• AXI4 Light Registerset oder statische Konfiguration
• MII/RMII/GMII/RGMII Schnittstellenunterstützung
• Optionale Ethernet-Frame- und Fehlerzähler

Der SPI-Slave-IP-Core kann in einer HDL-Beschreibung instanziiert werden, um die Kommunikation mit einem SPI-Master herzustellen (der übliche Fall ist ein Mikrocontroller).

Der SPI-Slave-IP-Core bietet eine hohe Flexibilität, um den Einsatz in einem breiten Spektrum von Anwendungen zu ermöglichen.
Ein SPI-Master-IP-Core ist ebenfalls verfügbar.

Funktionsübersicht des SPI-Slave-IP-Cores.

Funktionen

• Konfigurierbare SPI-Taktphase und -polarität
• Fortschrittliches Synchronisationsschema ermöglicht eine SPI-Taktfrequenz bis zu 1,66×Systemtaktfrequenz: Die SPI-Taktfrequenz kann höher sein als die FPGA-Systemtaktfrequenz
• Streaming-Schnittstellen zur Logik
• Optionale CRC16- oder CRC32-Berechnung
• Automatisierte SPI-Frame/Packed Enumeration
• Vollständig synthetisierbares Design
• Unterstützt Intel/Altera Avalon und AXI Streaming-Schnittstellen

Anwendungen

• Ressourceneffiziente Anbindung von FPGAs an einen Mikrocontroller oder SoC
• Einsatz von Low-Cost-FPGAs: Das IP ermöglicht auch für Low-Cost-FPGAs hohe SPI-Datenraten
• Kopplung von FPGA zu FPGA

Das von AMD (ehemals Xilinx) definierte Aurora-Protokoll ist ein schlankes Hochgeschwindigkeits-Kommunikationsprotokoll für eine effiziente Kommunikation zwischen FPGAs. Die Vorteile von Aurora sind geringer Protokoll-Overhead, hoher Durchsatz, effiziente Ressourcennutzung und einfache Implementierung.
Die von NSD Ltd. angebotene Aurora 64b66b-Schnittstelle bietet eine einfach zu integrierende, produktionsreife Lösung für Efinix-FPGAs, die für die Kommunikation zwischen Efinix- FPGAs oder für den Betrieb mit AMD- FPGAs oder anderen FPGAs, die das Aurora-Protokoll verwenden, eingesetzt werden kann.
Der aktuelle IP-Core unterstützt Single-Lane-Kommunikation ohne Flow-Control. Weitere Funktionen werden hinzugefügt.

FPGA Lock ist ein kleiner FPGA-IP Core, das Overbuilding und Klonen Ihrer FPGA-basierten Systeme verhindert und somit Ihre Einnahmen schützt. Es kann auch verwendet werden, um die Hardware-Integrität in sicherheitskritischen, medizinischen oder Militär-/Verteidigungsanwendungen zu gewährleisten.
Der IP-Core verbraucht weniger als 1 kLUT FP- GA-Ressourcen, einen Benutzer-IO und kaum PCB-Ressourcen. Er ist dafür ausgelegt mit dem gehärteten Krypto-IC ATSHA204A von Microchip zu kommunizieren. Benutzer können IP-Diebstahl und Overbuilding verhindern. Das FPGA Lock IP verwendet symmetrische Kryptographie, was bedeutet, dass sich FPGA und Krypto-Chip einen gemeinsamen geheimen Schlüssel teilen.

Eine kostenlose Evaluierung ist mit den T*Square Educations Boards in Kombination mit dem FPGA-Lock-PMOD Dongle möglich!