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FPGA IP Cores

FPGA IP Cores

 

TSN Endpoint

logo NetTimeLogic

Eine konfigurierbare, 100 % hardwarebasierte IEEE 802.1 Time Sensitive Networking (TSN)-Endknotenlösung mit geringem Platzbedarf, die speziell für synchrone, deterministische, zuverlässige und verteilte Echtzeit-Systeme entwickelt wurde. Sie Ermöglicht die Ausführung von Synchronisation, Scheduling, Filterung, Preemption usw. völlig unabhängig und eigenständig von der Benutzeranwendung und kann an jeden MAC angeschlossen werden.

ArtikelBeschreibungPreis
TSN-END-NODE-EVAL Bitstream für T*Square Ti60-256 Education Board (inklusive Tools und Basis-Konfiguration, ab Reset eine 1 Stunde Laufzeit limitiert) 0,- €
TSN-END-NODE-PRJ TSN End Node und Adjustable Counter Clock IP Core als Projekt-Lizenz:
Unverschlüsselter VHDL-Sourcecode, inklusive Testbench und Simulations-Framework.
Referenz-Design für das T*Square Ti60-256 Education Board als Source-Code.
Projekt-Lizenz, keine Stückzahlbeschränkung.
Wartung und Support der IP-Cores für das erste Jahr inklusive, Integrations-Support nicht inbegriffen.		 22300,- €
TSN-END-NODE-SITE TSN End Node und Adjustable Counter Clock IP Core als Site-Lizenz:
Unverschlüsselter VHDL-Sourcecode, inklusive Testbench und Simulations-Framework.
Referenz-Design für das T*Square Ti60-256 Education Board als Source-Code.
Site-Lizenz, keine Stückzahlbeschränkung.
Wartung und Support der IP-Cores für das erste Jahr inklusive, Integrations-Support nicht inbegriffen.		 40200,- €
Funktionen
  • Bis zu 8 verschiedene Priorität-Queues, mit frei definierbaren VLAN-Prioritäten
  • Bis zu 64 Phasen pro Zyklus entsprechend den Priorität-Queues
  • Zykluszeit und Phasendauern frei konfigurierbar (maximal 1 ms, minimal 15,625 us)
  • Cut-Through (<2 us Verzögerung @ 1G) oder Store-And-Forward
  • Frame-Scheduling gemäß IEEE 802.1 Qbv
  • Cyclic-Forwrding gemäß IEEE 802.1 Qch
  • Credit-Base-Shapepr gemäß IEEE 802.1 Qav
  • Frame-Preemption gemäß IEEE 802.1 Qbu und IEEE 802.3 br für die niedrigste Priorität zur maximalen Bandbreitennutzung aktivierbar
  • Register zur Konfiguration gemäß IEEE 802.1 Qcc
  • Synchronisation mit Sub-Mikrosekunden-Genauigkeit gemäß IEEE 1588 Default-, Utility- oder Power-Profil oder gemäß IEEE 802.1 AS
  • Unterstützung für bis zu 8 AXI-Streaming-Schnittstellen, eine für jede Priorität/Phase
  • Full Line-Speed
  • AXI4 Light Registerset oder statische Konfiguration
  • MII/RMII/GMII/RGMII Schnittstellenunterstützung
  • Optionale Ethernet-Frame- und Fehlerzähler

 

SPI-Master/Slave IP

P2L2 SPI-IP

Der SPI-Slave-IP-Core kann in einer HDL-Beschreibung instanziiert werden, um die Kommunikation mit einem SPI-Master herzustellen (der übliche Fall ist ein Mikrocontroller).

Der SPI-Slave-IP-Core bietet eine hohe Flexibilität, um den Einsatz in einem breiten Spektrum von Anwendungen zu ermöglichen.
Ein SPI-Master-IP-Core ist ebenfalls verfügbar.

ArtikelBeschreibungPreis
SPI-MASTER-EVAL Bitstream für T*Square T20-100/144 Education Board 0,- €
SPI-SLAVE-EVAL Bitstream für T*Square T20-100/144 Education Board 0,- €
SPI-MASTER-RTL SPI-Master: unverschlüsselten Sourcecode, inklusive Simulationsmodell und Simulationsumgebung. Keine Stückzahlbeschränkung. Enthält 8 Support-Stunden und einen 10%-Rabattcode für die nächsten 40 Stunden Support. 8900,- €
SPI-SLAVE-RTL SPI-Slave: unverschlüsselten Sourcecode, inklusive Simulationsmodell und Simulationsumgebung. Keine Stückzahlbeschränkung. Enthält 8 Support-Stunden und einen 5%-Rabattcode für die nächsten 40 Stunden Support. 3900,- €

SPI-Master/Slave IP Grafik

Funktionsübersicht des SPI-Slave-IP-Cores.

Funktionen
  • Konfigurierbare SPI-Taktphase und -polarität
  • Fortschrittliches Synchronisationsschema ermöglicht eine SPI-Taktfrequenz bis zu 1,66×Systemtaktfrequenz: Die SPI-Taktfrequenz kann höher sein als die FPGA-Systemtaktfrequenz
  • Streaming-Schnittstellen zur Logik
  • Optionale CRC16- oder CRC32-Berechnung
  • Automatisierte SPI-Frame/Packed Enumeration
  • Vollständig synthetisierbares Design
  • Unterstützt Intel/Altera Avalon und AXI Streaming-Schnittstellen
Anwendungen
  • Ressourceneffiziente Anbindung von FPGAs an einen Mikrocontroller oder SoC
  • Einsatz von Low-Cost-FPGAs: Das IP ermöglicht auch für Low-Cost-FPGAs hohe SPI-Datenraten
  • Kopplung von FPGA zu FPGA

 

FPGA Lock IP

Verhindern Sie Overbuilding und sichern Sie Ihr Design mit der FPGA Lock IP

FPGA Lock

FPGA Lock ist ein kleiner FPGA-IP Core, das Overbuilding und Klonen Ihrer FPGA-basierten Systeme verhindert und somit Ihre Einnahmen schützt. Es kann auch verwendet werden, um die Hardware-Integrität in sicherheitskritischen, medizinischen oder Militär-/Verteidigungsanwendungen zu gewährleisten.
Der IP-Core verbraucht weniger als 1 kLUT FP- GA-Ressourcen, einen Benutzer-IO und kaum PCB-Ressourcen. Er ist dafür ausgelegt mit dem gehärteten Krypto-IC ATSHA204A von Microchip zu kommunizieren. Benutzer können IP-Diebstahl und Overbuilding verhindern. Das FPGA Lock IP verwendet symmetrische Kryptographie, was bedeutet, dass sich FPGA und Krypto-Chip einen gemeinsamen geheimen Schlüssel teilen.

Eine kostenlose Evaluierung ist mit den T*Square Educations Boards in Kombination mit dem FPGA-Lock-PMOD Dongle möglich!

ArtikelBeschreibungPreis
FPGA-LOCK-EVAL Verschlüsselte Quelldateien. Der geheime Schlüssel dient ausschließlich der Evaluierung. Das IP kann mit dem T*Square T20-100/144 Education Board in Kombination mit dem FPGA-Lock-PMOD Dongle evaluiert werden. 0,- €
FPGA-LOCK-FIX Verschlüsselte Quelldateien. Der geheime Schlüssel wird nur für die Produktion verwendet. Keine Mindestbestellmenge für den Krypto-Chip. 1.000,- €
FPGA-LOCK-CUST Verschlüsselte Quelldateien. Der kundenspezifische geheime Schlüssel wird nur für einen Kunden verwendet, ist jedoch unbekannt für diesen Kunden. Keine Mindestbestellmenge für den Krypto-Chip. 2.000,- €
FPGA-LOCK-RTL RTL-Quelldateien. Der Kunde hat die volle Kontrolle über den geheimen Schlüssel. 7500,- €

FPGA Lock Grafik

  1. Test ausgelöst, das IP liest die Geräte-ID.
  2. DasIPsendeteine256-BitRandomChallenge.
  3. ATSHA204a führt einen SHA256-Hash für die Challenge, ihre ID und einen programmierten 256-Bit-Geheimschlüssel durch. Das Hash-Ergebnis wird an den Kern zurückgegeben.
  4. Das IP führt ebenfalls den Hash der Challenge, der Geräte-ID und des geheimen Schlüssels (die ihm bekannt sind) durch.
  5. Wenn die beiden Hash-Ergebnissätze übereinstimmen, ist ein Gerät mit dem korrekt pro grammierten Geheimschlüssel vorhanden und die FPGA-Funktionalität ist aktiviert.