Der SPI-Slave-IP-Core kann in einer HDL-Beschreibung instanziiert werden, um die Kommunikation mit einem SPI-Master herzustellen (der übliche Fall ist ein Mikrocontroller).
Der SPI-Slave-IP-Core bietet eine hohe Flexibilität, um den Einsatz in einem breiten Spektrum von Anwendungen zu ermöglichen.
Ein SPI-Master-IP-Core ist ebenfalls verfügbar.
| Artikel | Beschreibung | Preis |
|---|---|---|
| SPI-MASTER-EVAL | Bitstream für T*Square T20-100/144 Education Board | 0,- € |
| SPI-SLAVE-EVAL | Bitstream für T*Square T20-100/144 Education Board | 0,- € |
| SPI-MASTER-RTL | SPI-Master: unverschlüsselten Sourcecode, inklusive Simulationsmodell und Simulationsumgebung. Keine Stückzahlbeschränkung. Enthält 8 Support-Stunden und einen 10%-Rabattcode für die nächsten 40 Stunden Support. | 8900,- € |
| SPI-SLAVE-RTL | SPI-Slave: unverschlüsselten Sourcecode, inklusive Simulationsmodell und Simulationsumgebung. Keine Stückzahlbeschränkung. Enthält 8 Support-Stunden und einen 5%-Rabattcode für die nächsten 40 Stunden Support. | 3900,- € |
Funktionsübersicht des SPI-Slave-IP-Cores.
Funktionen
- Konfigurierbare SPI-Taktphase und -polarität
- Fortschrittliches Synchronisationsschema ermöglicht eine SPI-Taktfrequenz bis zu 1,66×Systemtaktfrequenz: Die SPI-Taktfrequenz kann höher sein als die FPGA-Systemtaktfrequenz
- Streaming-Schnittstellen zur Logik
- Optionale CRC16- oder CRC32-Berechnung
- Automatisierte SPI-Frame/Packed Enumeration
- Vollständig synthetisierbares Design
- Unterstützt Intel/Altera Avalon und AXI Streaming-Schnittstellen
Anwendungen
- Ressourceneffiziente Anbindung von FPGAs an einen Mikrocontroller oder SoC
- Einsatz von Low-Cost-FPGAs: Das IP ermöglicht auch für Low-Cost-FPGAs hohe SPI-Datenraten
- Kopplung von FPGA zu FPGA